6704 – Open3S500E

Dokumentationshinweis: Diese technische Dokumentation wurde aus einer archivierten Lieferantenquelle neu formuliert. Technische Angaben und Befehle müssen vor der Verwendung mit der Produktversion und den Herstellerunterlagen abgeglichen werden.

Zusammenfassung

Die Open3S500E ist eine FPGA-Entwicklungsplatine mit XILINX XC3S500E. Sie bietet 5V-Betrieb, JTAG-Programmierung über einen Platform Cable USB sowie diverse I/O-Schnittstellen für Erweiterungsplatinen.

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Technische Übersicht

Onboard: XILINX XC3S500E (Spartan-3E), Spannungswandler AMS1117, Konfigurations-PROM XCF04S (4 Mbit), 50-MHz-Quarzoszillator, JTAG-Anschluss, 4 LEDs und Reset-Tasten.
Spannungsversorgung: Eingang 5 V wird auf 3,3 V, 2,5 V und 1,2 V heruntergeregelt; VCCINT und VCCAUX benötigen je 2,5 V; VCCO-Bereiche können 3,3/2,5/1,8/1,5/1,2 V erhalten.
Taktkreis: 50-MHz-Quarzoszillator liefert den globalen Takteintritt CLK; der Takt steuert die Register des FPGAs.
Reset-Kreis: RC-Reset über RESET-Taste (aktiv-niedrig); nCONFIG-Taste löst eine Neu-Konfiguration ohne Neustart aus.
Konfiguration: Lädt das Bitstream in die SRAM-basierte Logik; Daten werden im XCF04S-PROM gespeichert und bleiben auch ohne Strom erhalten.
JTAG-Schnittstelle: Standardpins TDI, TDO, TMS, TCK; Programmierung erfolgt mit einem dedizierten Programmer (Platform Cable USB) und einem JTAG-Adapter; Richtungspfeil des Adapters muss nach oben zeigen.
LEDs: Vier onboard-LEDs werden über eigene FPGA-Pins angesteuert; ein niedriges Signal am LED-Pin schaltet die jeweilige LED ein.
Erweiterungsschnittstellen: Die Serie folgt dem Kern-Erweiterungs-Gedanke; Core- und Erweiterungsplatinen sind so angelegt, dass sie zu anderen FPGA-Platinen kompatibel sein sollen.
Beispieltests: 17 Demos abgedeckt, u.a. LED-Blinken, Joystick, 8 Tasten, 8-Stellen-LED-Board, 4x4-Tastatur, DS18B20, Buzzer, PS/2-Tastatur, VGA, LCD1602, LCD12864, USB-Kommunikation, UART, I2C EEPROM, AT45DB, PCF8563 RTC, PCF8591 A/D.
Verilog- und VHDL-Beispiele stehen für die meisten Tests bereit; einzelne Tests nur in Verilog (DS18B20, AT45DBXX_SPI, PCF8563, PCF8591).

Hinweise und Versionsgrenzen

Keine expliziten Befehle oder Kommandozusammenhänge wurden in der Quelle angegeben; daher bleibt das Feld leer.
Der JTAG-Adapter muss korrekt ausgerichtet sein (Pfeil nach oben), sonst kann die Programmierung fehlschlagen.
Das Bitstream wird bei jedem Neustart neu geladen, da es sich um eine SRAM-basierte Logik handelt; ohne Strom geht die Konfiguration verloren.
Für die Demo-Tests müssen die jeweiligen Erweiterungsplatinen an die korrekten Schnittstellen angeschlossen werden (z.B. 8I/Os_2, 16I/Os_2, LCD1602, etc.).
Einige Tests erfordern zusätzliche Module (Joystick, 8-Tasten-Board, 8-Stellen-LED-Board, 4x4-Tastatur, DS18B20, Buzzer, PS/2-Tastatur, VGA, LCDs, USB-Modul, I2C EEPROM, AT45DB, PCF8563, PCF8591).
Die genaue Version der Firmware/Software und die exakten Pinbelegungen sind nicht vollständig in der Quelle spezifiziert; vor dem Start sollte die aktuelle Doku geprüft werden.

Quelle und Revisionsnachweis

Open3S500E - Waveshare Wiki
Quellrevision: 104253
Erfasst: 2026-08-29T09:03:41+00:00
SHA-256: de77e662c9020e0436c6c2e997cdd1e6bb02815fb2fa163a742cd949300ab83e