https://wiki.jw-tech.eu/index.php?action=history&feed=atom&title=6704_%E2%80%93_Open3S500E6704 – Open3S500E - Versionsgeschichte2026-10-23T21:12:09ZVersionsgeschichte dieser Seite in JW Tech WikiMediaWiki 1.43.9https://wiki.jw-tech.eu/index.php?title=6704_%E2%80%93_Open3S500E&diff=1171&oldid=prevJWTechPublisher: Freigegebene technische Dokumentation veröffentlicht; Text-only und noindex2026-09-05T22:14:37Z<p>Freigegebene technische Dokumentation veröffentlicht; Text-only und noindex</p>
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'''Dokumentationshinweis:''' Diese technische Dokumentation wurde aus einer archivierten Lieferantenquelle neu formuliert. Technische Angaben und Befehle müssen vor der Verwendung mit der Produktversion und den Herstellerunterlagen abgeglichen werden.<br />
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== Zusammenfassung ==<br />
Die Open3S500E ist eine FPGA-Entwicklungsplatine mit XILINX XC3S500E. Sie bietet 5V-Betrieb, JTAG-Programmierung über einen Platform Cable USB sowie diverse I/O-Schnittstellen für Erweiterungsplatinen.<br />
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== Zugeordnete Produkte bei JW Tech ==<br />
* [https://shop.jw-tech.eu/p/6704 6704 – Open3S500E Standard, XILINX Entwicklungsplatine]<br />
* [https://shop.jw-tech.eu/p/6705 6705 – Open3S500E Paket A, XILINX Entwicklungsboard]<br />
* [https://shop.jw-tech.eu/p/6706 6706 – Open3S500E Paket B, XILINX Entwicklungsboard]<br />
* [https://shop.jw-tech.eu/p/WSAL6704 WSAL6704 – Open3S500E Standard, XILINX Entwicklungsplatine]<br />
* [https://shop.jw-tech.eu/p/WSAL6705 WSAL6705 – Open3S500E Paket A, XILINX Entwicklungsboard]<br />
* [https://shop.jw-tech.eu/p/WSAL6706 WSAL6706 – Open3S500E Paket B, XILINX Entwicklungsboard]<br />
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== Technische Übersicht ==<br />
* Onboard: XILINX XC3S500E (Spartan-3E), Spannungswandler AMS1117, Konfigurations-PROM XCF04S (4 Mbit), 50-MHz-Quarzoszillator, JTAG-Anschluss, 4 LEDs und Reset-Tasten.<br />
* Spannungsversorgung: Eingang 5 V wird auf 3,3 V, 2,5 V und 1,2 V heruntergeregelt; VCCINT und VCCAUX benötigen je 2,5 V; VCCO-Bereiche können 3,3/2,5/1,8/1,5/1,2 V erhalten.<br />
* Taktkreis: 50-MHz-Quarzoszillator liefert den globalen Takteintritt CLK; der Takt steuert die Register des FPGAs.<br />
* Reset-Kreis: RC-Reset über RESET-Taste (aktiv-niedrig); nCONFIG-Taste löst eine Neu-Konfiguration ohne Neustart aus.<br />
* Konfiguration: Lädt das Bitstream in die SRAM-basierte Logik; Daten werden im XCF04S-PROM gespeichert und bleiben auch ohne Strom erhalten.<br />
* JTAG-Schnittstelle: Standardpins TDI, TDO, TMS, TCK; Programmierung erfolgt mit einem dedizierten Programmer (Platform Cable USB) und einem JTAG-Adapter; Richtungspfeil des Adapters muss nach oben zeigen.<br />
* LEDs: Vier onboard-LEDs werden über eigene FPGA-Pins angesteuert; ein niedriges Signal am LED-Pin schaltet die jeweilige LED ein.<br />
* Erweiterungsschnittstellen: Die Serie folgt dem Kern-Erweiterungs-Gedanke; Core- und Erweiterungsplatinen sind so angelegt, dass sie zu anderen FPGA-Platinen kompatibel sein sollen.<br />
* Beispieltests: 17 Demos abgedeckt, u.a. LED-Blinken, Joystick, 8 Tasten, 8-Stellen-LED-Board, 4x4-Tastatur, DS18B20, Buzzer, PS/2-Tastatur, VGA, LCD1602, LCD12864, USB-Kommunikation, UART, I2C EEPROM, AT45DB, PCF8563 RTC, PCF8591 A/D.<br />
* Verilog- und VHDL-Beispiele stehen für die meisten Tests bereit; einzelne Tests nur in Verilog (DS18B20, AT45DBXX_SPI, PCF8563, PCF8591).<br />
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== Hinweise und Versionsgrenzen ==<br />
* Keine expliziten Befehle oder Kommandozusammenhänge wurden in der Quelle angegeben; daher bleibt das Feld leer.<br />
* Der JTAG-Adapter muss korrekt ausgerichtet sein (Pfeil nach oben), sonst kann die Programmierung fehlschlagen.<br />
* Das Bitstream wird bei jedem Neustart neu geladen, da es sich um eine SRAM-basierte Logik handelt; ohne Strom geht die Konfiguration verloren.<br />
* Für die Demo-Tests müssen die jeweiligen Erweiterungsplatinen an die korrekten Schnittstellen angeschlossen werden (z.B. 8I/Os_2, 16I/Os_2, LCD1602, etc.).<br />
* Einige Tests erfordern zusätzliche Module (Joystick, 8-Tasten-Board, 8-Stellen-LED-Board, 4x4-Tastatur, DS18B20, Buzzer, PS/2-Tastatur, VGA, LCDs, USB-Modul, I2C EEPROM, AT45DB, PCF8563, PCF8591).<br />
* Die genaue Version der Firmware/Software und die exakten Pinbelegungen sind nicht vollständig in der Quelle spezifiziert; vor dem Start sollte die aktuelle Doku geprüft werden.<br />
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== Quelle und Revisionsnachweis ==<br />
* [https://www.waveshare.com/wiki/Open3S500E Open3S500E - Waveshare Wiki]<br />
* Quellrevision: 104253<br />
* Erfasst: 2026-08-29T09:03:41+00:00<br />
* SHA-256: <code>de77e662c9020e0436c6c2e997cdd1e6bb02815fb2fa163a742cd949300ab83e</code></div>JWTechPublisher